垂直堆疊技術突破

華為最新麒麟 9050 Pro 晶片近日曝光，外媒引述社群平台資訊指出，這款 SoC 採用兩個尺寸相同的 Die 進行垂直堆疊。透過華為「邏輯折疊」（LogicFolding）技術，將運算邏輯與 SRAM、快取記憶體分散到不同矽層。這種方式即使單一電路電晶體密度未提升，也能增加整體運算密度，並縮短訊號傳輸路徑，讓不同主動矽層以類似單一整合式晶片的方式運作。

製程與尺寸細節

從照片資料來看，兩個 Die 尺寸均為 11.13mm × 10.84mm，面積約 120.65mm²。麒麟 9050 Pro 的 Logic Die 採用中芯國際 N+3 製程，SRAM Die 則採用 N+2 製程。其有效平面電晶體密度約為 238 MTr/mm²，比前代麒麟 9030 的 112 MTr/mm² 有顯著提升。單一 Die 良率應高於前代，但整體封裝良率可能仍低，目前僅用於旗艦手機 Pro Max 與 RS 版本。

效能表現與展望

先前報導傳出，麒麟 9050 Pro 相當於 7 奈米製程，在相關測試表現已超越蘋果 3 奈米的 A18 Pro 晶片，且在能效方面甚至有機會超越 Google Tensor G6。這種技術讓華為在不完全依賴先進製程微縮的情況下，進一步提高晶片整體運算密度，展現了獨特的技術路徑。